蘇黎世聯(lián)邦理工學(xué)院(ETH Zurich)與意大利波隆納大學(xué)(University of Bologna)的研究人員共同開(kāi)發(fā)出一款開(kāi)放源碼的處理器PULPino，專(zhuān)為低功耗的穿戴式設備與物聯(lián)網(wǎng)(IoT)應用優(yōu)化。
開(kāi)放源碼和協(xié)同開(kāi)發(fā)是當今軟件世界的標準作法，例如Linux。盡管也有一些像OpenRISC與Opencores等硬件計劃，開(kāi)放源碼的硬件在板級開(kāi)發(fā)時(shí)更能取得較大動(dòng)能。例如Arduino與Raspberry Pi的PCB設計可公開(kāi)取得。然而，這些開(kāi)發(fā)板上所采用的芯片仍然是專(zhuān)有的。
如今，這支由ETH Zurich教授Luca Benini帶領(lǐng)的研究團隊已將其微處理器系統的一項完整設計公開(kāi)在公共領(lǐng)域了，這就是PULP計劃(平行超低功耗)的衍生系統。
32位的PULPino是專(zhuān)為以電池供電的超低功耗設備而設計，其算術(shù)指令也是開(kāi)放源碼的：研究人員們打造的這款處理器可兼容于加州大學(xué)柏克萊分校(UC Berkeley)所開(kāi)發(fā)的RISC-V開(kāi)放源碼指令集。
PULP采用4 核心的處理器設計（來(lái)源：ETH Zurich）
PULPino是更通用的PULP之簡(jiǎn)化版，內建單一處理元素以取代4處理元素叢集，而且也簡(jiǎn)化了指令與數據RAM，并于2015年時(shí)采用FPGA建置。根據官網(wǎng)的簡(jiǎn)報數據，PULPino核心稱(chēng)為RI5CY，是一種RISC-V的4階循序管線(xiàn)建置。
研究人員開(kāi)發(fā)的處理器核心可媲美ARM Cortex-M4核心，擁有趨近于1的每周期數指令集，支持基礎整數指令集(RV32I)、壓縮指令集(RV32C)以及部份支持乘法指令集擴展(RV32M)。它為硬件回路建置了非標準擴展、后遞增加載與儲存指令集、ALU與MAC作業(yè)。為了執行FreeRTOS等嵌入式操作系統，并支持特權規格子集。當核心閑置時(shí)，該平臺可切換至低功耗模式，在出現事件/中斷時(shí)僅啟動(dòng)單一事件單元并喚醒核心作業(yè)。
PULP四核心IC采用Globalfoundries的 28nm工藝，已于2015年11月投片；首批ULPino核心設計則在2016年1月采用聯(lián)電(UMC)的65nm CMOS工藝投片。PULPino平臺可用于RTL模擬，實(shí)現FPGA與SoC。擁有完整的除錯支持，包括FreeRTOS；作業(yè)于400MHz頻率頻率與1.2V的電壓，芯片功耗約32.8mW。
PULPino (Imperio)芯片圖（來(lái)源：ETH Zurich）
根據研究人員表示，使用PULPino的授權將會(huì )“十分寬松”，而且也與正開(kāi)發(fā)中的另一開(kāi)放源碼處理器lowRISC一致。
“從最近許多開(kāi)放源碼硬件的例子來(lái)看，使用權經(jīng)常受到獨家銷(xiāo)售權與非競爭條款的限制，”Benini說(shuō)，“但我們開(kāi)發(fā)的系統并未針對授權附加任何限制條件。”
研究人員預計，PULPino可以用來(lái)驅動(dòng)智能手表、監測生理功能的傳感器或物聯(lián)網(wǎng)傳感器。 PULPino目前已經(jīng)用于瑞士與歐洲研究機構的其他研究計劃，以及英國劍橋大學(xué)(Cambridge University)。
Benini認為，歐洲的中小企業(yè)(SME)應該也會(huì )對PULPino感興趣，因為他們經(jīng)常無(wú)法負擔開(kāi)發(fā)ASIC的成本。透過(guò)開(kāi)放來(lái)源的免授權費設計，可望大幅降低開(kāi)發(fā)成本，從而使SME與ETH受惠。
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