Cadence與IMEC共同宣布：芯片設計跨入5納米時(shí)代

恐怕誰(shuí)了無(wú)法預測摩爾定律失效的那一天。日前，歐洲領(lǐng)先的獨立研究中心IMEC（納米電子研究中心。簡(jiǎn)稱(chēng)愛(ài)美科）與CadenceDesign Systems（益華計算機）共同宣布，采用極紫外光微影工藝(EUV)與193浸潤式(193i)微影技術(shù)完成首款5納米測試芯片的設計定案。

 

為了生產(chǎn)此測試芯片，imec與Cadence將設計規則、數據庫以及布局繞線(xiàn)技術(shù)進(jìn)行優(yōu)化，透過(guò)Cadence Innovus 設計實(shí)現系統獲得最佳功率、效能與面積(PPA)。imec和Cadence利用EUV搭配自動(dòng)對準四重曝光(SAQP)和193i光源成功完成處理器設計定案，其中將金屬間距由原先的32納米縮短為24納米，把顯影技術(shù)推至極限。

 

 

 

 

Innovus設計實(shí)現系統為一次世代實(shí)體設計實(shí)現解決方案，讓系統芯片(SoC)開(kāi)發(fā)人員得以提供最佳PPA設計，同時(shí)加速上市前置時(shí)間。Innovus設計實(shí)現系統由大規模平行架構與突破性的優(yōu)化技術(shù)所驅動(dòng)，一般可提升10至20%的PPA，同時(shí)可將整體流程速度與產(chǎn)能最高提高10倍。

 

imec工藝技術(shù)開(kāi)發(fā)資深副總裁An Steegen表示：“在推展世界上最先進(jìn)的5納米甚至更小的工藝中，我們的合作扮演重要的角色，共同開(kāi)發(fā)出先進(jìn)工藝技術(shù)，如此款測試芯片。而所采用的Cadence平臺不但易于使用，也有助于我們的工程團隊更具生產(chǎn)力地開(kāi)發(fā)先進(jìn)工藝所需的規則(rule set)。”

 

Cadence數字Signoff事業(yè)群資深副總裁暨總經(jīng)理Anirudh Devgan表示：“此次合作成功可證明Cadence與imec持續致力于將曝光技術(shù)應用至越來(lái)越多更小的工藝。透過(guò)imec技術(shù)與Cadence Innovus設計實(shí)現系統，我們所建立的工作流程為開(kāi)發(fā)創(chuàng )新的次世代行動(dòng)與計算機先進(jìn)工藝設計奠定基礎。”

 

5G通信、5納米工藝、物聯(lián)網(wǎng)……半導體芯片制造設備廠(chǎng)商已經(jīng)為工藝進(jìn)階設定好了線(xiàn)路圖，下面就看晶圓代工廠(chǎng)商的積極性以及未來(lái)半導體市場(chǎng)是否能保持高速運行。