在SK Hynix的72層(72L) TLC NAND閃存中，所謂的P-BiCS (Pipe-shaped Bit Cost Scalable)單元，是利用管線(xiàn)式(pipe)閘極鏈接每一個(gè)NAND字符串(NAND string)；從其布局可見(jiàn)，該芯片包含4個(gè)平面(plane)以及雙面字符線(xiàn)開(kāi)關(guān)/譯碼器(two-sided wordline switches/decoders)。

該內存數組的效率約57%，是因為相對較大的內存與其他周邊；而SK Hynix的36L與48L產(chǎn)品內存數組效率則分別為67.5%與64.0%。此趨勢顯示SK Hynix應該會(huì )為下一代芯片開(kāi)發(fā)尺寸更小巧的設計。

三星(Samsung)以及東芝/WD (Toshiba/Western Digital)的64L 3D TLC NANS裸晶，有超過(guò)65%的內存數組效率；不過(guò)以上的內存芯片尺寸以及功能則都差不多。

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各家64L與72L 3D NAND閃存單元數組效率比較 （來(lái)源：TechInsights）

SK Hynix 72L NAND閃存的位密度為3.55 Gbits/mm2，高于Samsung/WD之64L芯片；而美光/英特爾(Micron/Intel)的64L 3D NAND芯片是4種解決方案中位密度最高的，主要是因為采用名為CuA (CMOS under the array)的獨特磚式(title)布局。

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64L與72L 3D NAND內存芯片位密度比較 （來(lái)源：TechInsights）

在3D NAND內存單元架構方面，SK Hynix芯片堆棧了總共82個(gè)閘極，包括選擇器(selector)與虛設字符線(xiàn)(dummy wordlines，DWL)；我們知道有72個(gè)閘極是用于主動(dòng)字符線(xiàn)單元，而最上方的三個(gè)閘極則是用于源極與汲極的選擇器閘極(selector gates，SG)，剩余的7個(gè)閘極應該是用于DWL以及隔離閘極(isolation gates)。

在各家廠(chǎng)商的64L NAND組件中我們看到：

• Samsung采用了總數71個(gè)閘極，其中有3個(gè)用于SG，4個(gè)用于DWL；

• Toshiba/WD產(chǎn)品的閘極總數為73個(gè)，其中7個(gè)用于SG，2個(gè)用于DWL；

• Micron/Intel產(chǎn)品的閘極總數為76個(gè)，其中2個(gè)用于SG，7個(gè)用于DWL。

垂直單元效率計算方法，是主動(dòng)字符線(xiàn)的數量除以垂直堆棧閘極的總數；其結果就是該3D NAND內存單元架構的流程效率。SK Hynix 72L產(chǎn)品的垂直單元效率為87.8%，Toshiba/WD的64L BiCS產(chǎn)品也是一樣；Samsung的64L產(chǎn)品效率則為90.1%，而Micron/Intel的64L產(chǎn)品效率則為84.2%，如下圖所示。

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64L與72L 3D NAND內存產(chǎn)品的垂直單元效率 （來(lái)源：TechInsights）

SK Hynix先前的36L與48L產(chǎn)品是采用單步驟蝕刻工藝來(lái)制作分別為43個(gè)與55個(gè)閘極總數的通道電洞(channel holes)；新一代的72L內存單元則是采用兩步驟蝕刻工藝來(lái)制作通到電洞。在管線(xiàn)閘極上，較低的42個(gè)閘極以及較上方的40個(gè)閘極，分別是以?xún)蓚€(gè)不同的蝕刻步驟形成。而狹縫(slits)與子狹縫(sub-slits)則是以單步驟蝕刻形成，工藝整合程序如下：

管線(xiàn)閘極鑄模成形(下方部位)

通道蝕刻(下方部位)

犧牲層填入電洞；

鑄模成形(上方部位)；

通道蝕刻(上方部位)；

犧牲層移除；

通道成形。

Micron/Intel的64L產(chǎn)品采用雙堆棧NAND字符串架構，在上部與下部堆棧之間有一個(gè)平板(plate)；而SK Hynix的72L產(chǎn)品則是采用兩步驟蝕刻工藝，而非雙堆棧NAND字符串，工程師必須要嚴密控制工藝步驟，以避免上下部位的通道電洞未對齊；該電洞的尺寸在256 Gbit 72L產(chǎn)品約只有10納米。更多關(guān)于SK Hynix 72L NAND閃存的分析，請點(diǎn)此鏈接閱讀。