富士通半導體交付55nm創(chuàng )新方案，解本土IC設計之“渴”

近來(lái)中國IC市場(chǎng)的最重磅新聞要屬大小“M”——臺灣聯(lián)發(fā)科(MTK)和晨星半導體（MStar）宣布合并。“M兄弟”的聯(lián)手對已跨入“1億美元俱樂(lè )部”的少數剛崛起的大陸本土IC設計公司帶來(lái)很大的競爭壓力，而原本就缺資金、缺平臺、缺資源的本土小型和微型IC廠(chǎng)商的生存空間更加令人堪憂(yōu)。

 

正如富士通半導體ASIC/COT業(yè)務(wù)市場(chǎng)部副經(jīng)理劉哲女士在不久前閉幕的“2012深圳(國際)集成電路創(chuàng )新與應用展”（China IC Expo，簡(jiǎn)稱(chēng)CICE）“IC制造和設計”論壇上指出的，“現在中國的IC設計公司大概有300多家，營(yíng)業(yè)額在10M美金以上的可能不到10%，在100M美金以上的可能不到10家，總體來(lái)講中國IC設計產(chǎn)業(yè)還不是很健全，同質(zhì)競爭嚴重，缺乏創(chuàng )新。我研究了一下過(guò)去5年中統計的中國十大公司，發(fā)現5年都能上榜的大概只有5家，市場(chǎng)的優(yōu)勝劣汰十分激烈。”

 

那么本土IC設計業(yè)如何能夠更好地在市場(chǎng)立足，在如此激烈的競爭中生存，并且不斷的壯大自己？劉哲及富士通半導體IP平臺解決方案事業(yè)部副總經(jīng)理安佛英明先生針對這個(gè)話(huà)題在論壇做了題為“富士通半導體SoC 設計和芯片代工解決方案”的演講，分析了目前中國本土IC設計業(yè)在SoC設計中所面臨的挑戰和應對方法，并宣布了富士通半導體為中小型IC設計公司量身定制的55nm最新設計和制造服務(wù)解決方案從7月開(kāi)始提供PDK和library給客戶(hù)進(jìn)行設計。

 

SoC設計挑戰分析

 

“目前業(yè)界在SoC設計上遇到的挑戰最關(guān)鍵有兩點(diǎn)：一是Time-to-Market，二是cost。迎接這個(gè)挑戰就要從——工藝制程（Process）、IP、設計三個(gè)方面下工夫。選擇正確的工藝，有競爭力的IP及先進(jìn)的設計方法是SoC成功的關(guān)鍵。” 劉哲簡(jiǎn)潔明了地概括了SoC設計的成功之道。

 

 

圖1：SoC設計遇到的挑戰。
 

 

她特別強調了所謂正確的工藝制程并不是指最先進(jìn)的工藝制程，而是最有性?xún)r(jià)比的，符合中國本土IC公司承受能力的，既能夠保證產(chǎn)品上市時(shí)間又降低成本的合適工藝制程。那么到底什么才是中國本土IC設計真正需要的工藝制程呢？

 

55nm——中國IC設計真正之“渴”

 

如今的消費類(lèi)電子市場(chǎng)競爭已經(jīng)進(jìn)入白熱化階段，客戶(hù)的需求、競爭對手的挑戰都使得中國本土IC設計公司面臨巨大的生存壓力。另一方面，摩爾定律面臨極限挑戰，高端工藝因其高昂的前期投入成為中小設計公司可望而不可即的奢侈品。此外，低功耗的要求促使芯片設計者不得不追逐最新的40nm和28nm工藝，但這意味著(zhù)巨大的風(fēng)險和投入，無(wú)論是工藝還是IP的投入和成熟度都在一定程度上阻礙了許多想法最終轉變成硅片。

 

從2010年開(kāi)始，中國開(kāi)始出現越來(lái)越多的40nm設計，其中不乏幾千萬(wàn)門(mén)級的智能終端IC。但40nm工藝超過(guò)百萬(wàn)美元的一次NRE費用著(zhù)實(shí)讓中國本土IC公司“傷不起”，加上IP方面不菲的投資以及整合驗證，使得項目風(fēng)險很大。

 

如何以更低的投入最大化地利用主流的且成熟的65nm工藝去設計產(chǎn)品是業(yè)界很多公司都在尋求的目標。本次展會(huì )上，富士通半導體ASIC/COT業(yè)務(wù)部最新推出的兩套創(chuàng )新的55nm工藝制程CS250L和CS250S引起與會(huì )業(yè)內人士的高度關(guān)注，他們可幫助中國便攜消費類(lèi)終端IC設計公司以65nm的成本水平實(shí)現功耗大幅降低、性能堪比40nm工藝的設計，對成本、上市時(shí)間和功耗極其敏感的消費終端ASIC設計意義重大。

 

 

圖2：富士通半導體ASIC/COT業(yè)務(wù)部攜55nm創(chuàng )新工藝隆重登場(chǎng)2012 CICE。
 

 

CS250L和CS250S的推出可以說(shuō)恰逢其時(shí)，使得中國消費電子IC廠(chǎng)商又多了一種選擇，可不用急于往40nm節點(diǎn)冒進(jìn)，在實(shí)現接近功耗的同時(shí)不僅能保護現有在65nm上的IP投資，而且NRE的費用仍像65nm一樣處于能承受的水平，因此非常適合中國的國情。

使65nm IP可直接用于55nm工藝

 

“模擬IP是通往真實(shí)世界的接口，但是大家都知道模擬IP的使用和工藝制程是非常相關(guān)的，比如一個(gè)IP在65nm的工藝制程下能用，可是到了55nm的時(shí)候就要換基于55nm工藝的IP了。富士通半導體解決了這個(gè)問(wèn)題，憑借我們在模擬IP方面多年的技術(shù)積累，我們的65nm工藝IP可以直接用于55nm工藝中，這就極大地保護了客戶(hù)投資。” 劉哲表示。“另外，從晶圓代工、IP授權、設計服務(wù)以及封裝測試，富士通半導體強調的是一站式增值設計服務(wù)，可將客戶(hù)的成本、風(fēng)險、上市時(shí)間降至最低。”她補充道。

 

富士通半導體的上述兩套全新55nm工藝是基于65nm技術(shù)而開(kāi)發(fā)，可使客戶(hù)保護以往的投資。其中CS250L是基于對現有65nm后端工藝而優(yōu)化的全新標準單元、SRAM，可使整體功耗降低20%，芯片面積則節省15%左右。最大的特點(diǎn)是全套65nm IP不需要重新做移植，GDSII網(wǎng)表可以直接使用。圖3展示了CS250L的關(guān)鍵優(yōu)勢。

 

 

圖3：CS250L的關(guān)鍵優(yōu)勢。
 

 

以55nm工藝提供接近40nm的功耗

 

以55nm工藝提供接近40nm的功耗，同時(shí)還不會(huì )降低性能，理論上講這似乎不太可能。不過(guò)富士通半導體和美國SuVolta公司合作開(kāi)發(fā)的新制程CS250S使得“Half the POWER，All the Performance”變成現實(shí)。

 

過(guò)去，雖然芯片的工藝制程技術(shù)一直在飛速進(jìn)步，不過(guò)自從進(jìn)入0.18微米（180nm）時(shí)代，CPU核心電壓降至1.xV級別后，即使是目前實(shí)際生產(chǎn)用最新的28nm制程也只能使核心電壓維持在1V左右。“高”電壓帶來(lái)的功耗問(wèn)題也使移動(dòng)計算方面處處受限，目前智能手機、平板電腦等最大的問(wèn)題之一就是功耗和續航。而芯片電壓之所以無(wú)法突破1V的重要原因之一就是低壓無(wú)法驅動(dòng)內部的SRAM模塊。

 

使電壓閾值下降至0.4V左右。DDCTM晶體管制造的嵌入式576Kb SRAM模塊最低可在0.425V電壓下工作，相比目前常用SRAM最低0.7V左右的工作電壓減少了40%左右。相對于效果類(lèi)似的ETSOI和Tri-Gate制程，富士通半導體的這種技術(shù)更加簡(jiǎn)便易行。富士通半導體應客戶(hù)要求將低功耗特性全面導入對應的產(chǎn)品中，對于逐漸SoC化的移動(dòng)處理器來(lái)說(shuō)這絕對是個(gè)好消息。

 

圖6顯示了576k SRAM宏模塊在不同電壓下的良率。良率由所有比特都通過(guò)的宏模塊數目計算而得。

 

 

圖4：576k SRAM宏模塊在不同電壓下的良率。
 

 

 

CS250S是一項革命性的創(chuàng )新技術(shù)，通過(guò)全新設計的DDCTM（Deeply Depleted Channel?） 晶體管技術(shù)，可以將現有65nm的功耗降低到原來(lái)的一半，而性能不受到任何影響，同時(shí)可很好地改善工藝生產(chǎn)造成的功耗波動(dòng)。

 

如下圖5所示，在fast corner的最壞情況下，采用CS250S（55nm）的工藝制程其靜態(tài)功耗和動(dòng)態(tài)功耗均比采用65nm工藝制程降低50%，而且fast corner和slow corner更加集中，對于封裝熱阻的考慮變得更加收斂。

 

 

圖5：富士通半導體最新55nm工藝CS250S功耗比65nm降低一半。
 

完整、經(jīng)過(guò)驗證的一站式IP平臺

 

前文曾指出，SoC的成功除了選擇合適的工藝制程外，有競爭力的IP也是關(guān)鍵?？蛻?hù)的SoC中要用到各種不同的IP，尤其當遇到與工藝制程相綁定的模擬IP的時(shí)候，選擇就不是那么的靈活，而富士通半導體完整的，經(jīng)過(guò)驗證的低功耗模擬IP，可以為SoC設計帶來(lái)福音。

 

早在上世紀90年代，富士通半導體就在中國大陸開(kāi)始推廣ASIC方案和設計服務(wù)，最初客戶(hù)以通訊和網(wǎng)絡(luò )IC公司為主。2006年，該公司又在中國開(kāi)始推廣其日本代工廠(chǎng)的COT服務(wù)，以便為中國客戶(hù)提供90nm和65nm工藝的ASIC設計、IP、晶圓代工等多元化的服務(wù)，很多應用如衛星電視、CMMB等消費類(lèi)應用芯片都是在富士通日本晶圓廠(chǎng)投片生產(chǎn)的（40nm以下設計是轉由臺積電代工）。從2008年開(kāi)始起， 他們中國客戶(hù)中消費類(lèi)電子IC廠(chǎng)商的比重逐年升高。

 

安佛英明在演講中指出：“上市時(shí)間是消費類(lèi)終端芯片產(chǎn)品取得成功的最重要因素，而迅速地整合IP資源是達到這一訴求的關(guān)鍵。富士通半導體提供非常完整的針對這類(lèi)應用芯片的解決方案，提供諸如USB、HDMI、PCIE、SATA、MIPI、ARM CPU、AD/DA、電源管理等諸多經(jīng)過(guò)嚴格評估和量產(chǎn)驗證的IP。而這些IP大部分都是富士通內部開(kāi)發(fā)的，如此省去了客戶(hù)為尋找各個(gè)IP而去和不同IP供應商談判的時(shí)間。從芯片的風(fēng)險角度來(lái)講，一旦芯片出現IP的質(zhì)量問(wèn)題，客戶(hù)也無(wú)需為此而在各個(gè)IP供應商之間周旋。從成本角度，富士通半導體所提供的打包IP方案也會(huì )幫助節省客戶(hù)初期的IP 投入。”

 

 

圖6：富士通半導體可提供完整、經(jīng)過(guò)制造驗證的高品質(zhì)IP
 

靈活的商業(yè)模式

 

此次CICE參展的不少I(mǎi)C設計服務(wù)公司都強調從spec-in階段就或深或淺地參與到客戶(hù)（即包括IC設計公司也有想自己開(kāi)IC的系統公司）項目中，除了IP、后端設計，與Foundry和封裝廠(chǎng)打交道的事兒，也可以大部分委托給這些專(zhuān)業(yè)IC設計服務(wù)公司，因而產(chǎn)品創(chuàng )新周期大大縮短，降低成本。靈活的商業(yè)模式在如今的市場(chǎng)環(huán)境下顯得至關(guān)重要。

 

 

圖7：傳統的商業(yè)模式IP
 

 

圖7展示了傳統的COT和ASIC設計模式。傳統的COT模式使得客戶(hù)很難將所有的服務(wù)如Design、IP/ Library、Mask、Wafer Manufacture、Shuttle、Assembly、Test、Failure Analysis、E-Fab整合在一起。而傳統的ASIC模式則表現出高成本，低靈活性。

 

 

圖8：富士通半導體提供靈活的Foundry Biz模式。
 

 

顯然，傳統的商業(yè)模式已經(jīng)不能適應現今市場(chǎng)對于IC設計服務(wù)的要求了。富士通半導體提供非常靈活的商業(yè)模式，從ASIC到COT之間有Pure ASIC、 TGD ASIC、 Foundry+（DS,FTK）、Foundry+（IP Support）、Pure Foundry這五種服務(wù)模式可供客戶(hù)選擇。

 

劉哲強調說(shuō)：“富士通半導體將拋開(kāi)傳統IDM公司的業(yè)務(wù)模式，愿為中國本土IC設計公司的成長(cháng)提供工藝、IP、設計等支持，并搭載靈活的商業(yè)模式，致力于成為本土半導體公司的強有力合作伙伴。”