關(guān)鍵字：富士通 大數據 高速低功耗設計
功耗成為HPC和Networking的關(guān)鍵設計挑戰
毫無(wú)疑問(wèn)，IoT促進(jìn)了低功耗的發(fā)展，但是，這只是問(wèn)題的一個(gè)方面。另一方面，無(wú)所不在的移動(dòng)設備產(chǎn)生了巨大的數據洪流，越來(lái)越多的遠程監控系統以及嵌入式系統也產(chǎn)生了龐大的數據集，一些數據流只是在網(wǎng)絡(luò )上流過(guò)而已。而有些會(huì )進(jìn)行精細的分析，例如，從監控圖像流中找出綁架了兒童的汽車(chē)牌照，或者每月才出現一次的希格斯玻色子等。大數據迫使我們大幅度提高網(wǎng)絡(luò )和計算帶寬。不過(guò)，在為數據中心加速的同時(shí)，功耗的問(wèn)題就擺在眼前。
“大多數人們對于能耗受限的深切認識到來(lái)源于移動(dòng)設備的電源續航能力的限制，這就給我們造成了一種錯覺(jué)，以為只有移動(dòng)設備是功耗敏感的應用，其實(shí)，在諸如數據中心等的高性能計算（HPC）及網(wǎng)絡(luò )（Networking）領(lǐng)域，對于功耗的要求更加的苛刻。”富士通半導體市場(chǎng)部經(jīng)理陳博宇（Alex Chen）先生在一年一度的中國集成電路設計業(yè)年會(huì )暨中國內地與香港集成電路產(chǎn)業(yè)協(xié)作發(fā)展高峰論壇（簡(jiǎn)稱(chēng)ICCAD峰會(huì )）上表示。
圖1. 富士通半導體市場(chǎng)部經(jīng)理陳博宇先生在ICCAD上演講
和手機固定功率的電源不同，數據中心的電源是永遠開(kāi)啟的，整個(gè)機房的每個(gè)芯片無(wú)時(shí)無(wú)刻不在工作，對整個(gè)供電系統，包括散熱系統的壓力巨大。據統計：當服務(wù)器小于1萬(wàn)臺，全年耗電約0.35億千瓦時(shí)（電是次要因素）；當服務(wù)器小于10萬(wàn)臺，全年耗電約3.5億千瓦時(shí)（電是重要因素）；當服務(wù)器小于50萬(wàn)臺，全年耗電約17.5億千瓦時(shí)（電是主要成本）；當服務(wù)器小于100萬(wàn)臺，全年耗電約35億千瓦時(shí)（電是TOP1成本）。
而和消費類(lèi)的應用非常不同，在通信領(lǐng)域，對每個(gè)板卡的功耗都有要求，只有達到每塊板卡的功耗要求，整個(gè)系統的功耗才能達標。“在高性能應用領(lǐng)域，億門(mén)級的設計規模使得芯片的復雜度增加，如何在功耗上進(jìn)行優(yōu)化，而又能達到性能要求，這是在大規模設計上特別要考慮的。” 陳博宇指出。
多種方法應對高性能設計的功耗挑戰
現在的高速低功耗設計，最多有超過(guò)7億多門(mén)級電路和超過(guò)2GHz的工作頻率的設計。因此，設計人員需謹慎評估如何在最短的設計周期內，針對整個(gè)芯片的低功耗策略做定義及最佳化，并思考如何讓封裝設計滿(mǎn)足超高的功耗。
大規模版圖設計能夠幫助設計人員應對高速低功耗設計挑戰，如下圖所示2，富士通半導體的協(xié)同設計技術(shù)優(yōu)化了芯片、IP、及從封裝到板級設計等所有方面。為使其達到性能最優(yōu)化，貫穿規劃，設計，建模和分析所有過(guò)程，富士通半導體使用了可以預估的電源網(wǎng)絡(luò )構架，并使用了層次化的電源網(wǎng)絡(luò )分析，這種分析可以?xún)?yōu)化電源網(wǎng)絡(luò )設計，并且最小化全芯片的功耗。低噪聲的芯片架構設計可以承受超過(guò)300瓦的功耗。
圖2. 大規模版圖設計能夠幫助設計人員應對高速低功耗設計挑戰
此外，特別值得一提的是富士通半導體獨特的ASV（Adapter Support Voltage）技術(shù)。如下圖3所示，該技術(shù)用以監控制程（process）的快慢。
圖3. 全功耗設計解決方案應對高速低功耗設計挑戰
陳博宇進(jìn)一步解釋?zhuān)?ldquo;因為晶圓廠(chǎng)的制程存在快（fast）、慢（slow）、標準（typ）的狀態(tài)，在芯片中放置’Process Monitor’，使得我們可以讀出制程的參數，這樣就能知道電源的大小，例如，如果我們讀出是偏快的制程，就可以幫助降低電壓，因為功率是和電壓的平方成正比，所以降低電壓就能降低功耗，ASV技術(shù)就像一個(gè)彈簧一樣，把芯片拉向typ。”
再次，高性能封裝解決方案在應對功耗挑戰上必不可少。富士通半導體在高性能封裝市場(chǎng)也處于領(lǐng)先地位，在開(kāi)發(fā)這些高可靠性封裝的過(guò)程中，富士通半導體進(jìn)行了嚴謹的模擬，優(yōu)化了技術(shù)原型。如下圖4所示。
圖4. 高性能封裝解決方案應對高速低功耗設計挑戰
“我們的球形封裝技術(shù)支持到超過(guò)4000個(gè)pin腳，并且每一邊的封裝尺寸可以到達60mm，我們的多層基板封裝設計可以支持到32層，對于BGA封裝，我們獨特的金屬TIM實(shí)現了超低Theta JC，Theta JC小于0.05度，并通過(guò)了最新的熱阻測量技術(shù)驗證。我們正在為中央處理器和服務(wù)器，研制新一代2.5和3D封裝技術(shù)。” 陳博宇表示。
極具競爭的高速設計解決方案
隨著(zhù)芯片的處理速度不斷提升，工作頻率甚至超過(guò)2GHz，在高速設計中往往需要整合數億顆同時(shí)運行的晶體管和超高速模擬互聯(lián)IP，導致物理設計收斂變得更為困難，而芯片上大量的數字電路對超高速模擬IP的干擾現象也日益明顯。
一方面，為實(shí)現高速設計富士通半導體使用了復雜的時(shí)鐘分布技術(shù)，實(shí)現了低時(shí)鐘偏差，并使用金屬層隔離實(shí)現了無(wú)噪聲設計，其先進(jìn)的層次及緩沖器優(yōu)化技術(shù)能夠控制金屬層的優(yōu)化。
另一方面，自1999年富士通半導體研發(fā)出了超過(guò)1Gbps全球最快的SerDes以來(lái)，此后很多年，富士通半導體一直都是高速接口設計的領(lǐng)軍者，滿(mǎn)足了計算機網(wǎng)絡(luò )設計，伺服器和消費電子的需求?，F在富士通半導體的SerDes支持速率達到了32Gbps，并支持客戶(hù)專(zhuān)用定制。針對最新32Gbps SerDes的評估板也以投入使用，未來(lái)還將支持56Gbps SerDes或更高參數。
如下圖5所示，富士通半導體廣泛的高速I(mǎi)P產(chǎn)品組合包括非常高速的SerDes，及PCIe和SATA等，這對于用戶(hù)具有非常獨特的價(jià)值，也是一般的IC設計服務(wù)公司所不具備的能力。“富士通半導體能夠提供給客戶(hù)整套的方案，我們寬泛的高速I(mǎi)P接口是經(jīng)過(guò)驗證的，用戶(hù)采用我們的方案不會(huì )有IP驗證方面的后顧之憂(yōu)。” 陳博宇表示。
圖5. 高速接口IP積累
50年磨一劍，在Custom SoC (ASICs)積累豐富Know-how
現在，富士通半導體擁有大規模版圖經(jīng)驗，高速接口，高性能封裝經(jīng)驗和協(xié)同設計能力，從設計到交付，始終支持客戶(hù)的高性能LSI項目。
“從1956年出口了第一批硅晶體管開(kāi)始，50年來(lái)，我們一直致力于對現有產(chǎn)品的不斷提升并持續開(kāi)發(fā)新產(chǎn)品。在Custom SoC (ASICs)領(lǐng)域積累了豐富Know-how。并且在HPC和Networking設計中，有很多成功的案例。2009年，我們的Tape out總數達到10000個(gè)，每年的Tape out數量都增加300多個(gè)。” 陳博宇指出。
圖6. 2012年，富士通研發(fā)出了當時(shí)世界上最快的超級計算機
2012年，富士通半導體參與研發(fā)出了當時(shí)世界上最快的超級計算機“京”，“京”的計算速度為每秒1.051萬(wàn)萬(wàn)億(1萬(wàn)萬(wàn)億為1京)次。
據悉，富士通半導體與國內知名的網(wǎng)絡(luò )芯片提供商在最近的一次高頻通訊ASIC芯片的合作開(kāi)發(fā)中，雙方共同克服效能、功耗和交期的挑戰，且原型芯片的Tape out比原定計劃提前兩周，并一次成功。陳博宇進(jìn)一步表示：“我們現在做的比較多的是在2億到3億門(mén)規模左右的設計，以28nm為主，預計接下來(lái)兩年會(huì )有若干個(gè)16nm/14nm的2億、3億門(mén)級的設計。”
在現在充滿(mǎn)競爭的市場(chǎng)中，面市時(shí)間常常決定了一種新產(chǎn)品的成功。借助我們多年的設計實(shí)踐經(jīng)驗，富士通半導體先進(jìn)的設計方法有助于保證我們的ASIC產(chǎn)品按計劃推出并投入首次應用。憑借龐大的IP產(chǎn)品組合和全球設計團隊的支持，富士通半導體將是您最佳的合作伙伴，可以幫助客戶(hù)快速的將其創(chuàng )新理念轉化為收益。
移動(dòng)設備訪(fǎng)問(wèn)
